摘要

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在一个日益电气化的技术驱动的世界里，电力电子是整个清洁能源制造经济的核心。硅（Si）功率器件由于其低成本的批量生产、优异的原材料质量、易于制造和经验证的可靠性而在电力电子领域占据主导地位。尽管硅功率器件不断改进，但主要由于其相对较低的带隙、临界电场和热导率，导致高导通和开关损耗以及较差的高温性能，硅功率器件正接近其工作极限。在过去的二十年里，碳化硅（SiC）令人信服的效率和系统优势导致了重大的开发工作，如今，平面和沟槽MOSFET以及JFET作为分立元件或650V至1700V电压范围内的高功率模块可从多家供应商处商购。其中SiC器件正在取代其现有的Si器件，包括具有降低的损耗和降低的冷却要求的汽车和轨道电力电子器件；新颖的数据中心拓扑结构，具有减少的冷却负载和更高的效率；用于以降低的总系统成本的高效高功率电动机的变频驱动器；更高效、更灵活、更可靠的网格应用程序，减少了系统占地面积；以及“更多的电动航空航天”，重量、体积和冷却系统的减少有助于节能。特别是，SiC在电动汽车中的插入带来了主要的竞争优势，是一个批量应用的机会，可以刺激制造规模经济和降低系统成本。随着SiC的持续增长，该行业正在消除大规模商业化的最后障碍，这些障碍包括高于Si的器件成本、晶片平面度的相对缺乏、基面位错的存在、可靠性和鲁棒性问题，以及需要熟练掌握SiC功率技术的劳动力来满足不断增长的需求。应该注意的是，在许多应用中，与Si相比，SiC的插入降低了整体系统成本，尽管SiC器件的成本可能比其Si对应物高2-3倍。这是由于高效的高频SiC操作实现了无源元件和冷却系统的简化。在本文中，我们将回顾SiC技术的关键方面，并讨论克服大规模商业化的障碍。

SiC晶片

如今，SiC晶片占整个SiC器件成本的55-70%，这是其独特的复杂制造细节的结果。传统的SiC衬底主要通过籽晶升华技术在~2500°C的温度下生长，这给工艺控制带来了挑战。晶体膨胀是有限的，需要使用大的高质量籽晶，并且升华生长速率可以相对较低，在0.5-2mm/h的数量级。位错通过晶锭传播并且存在于器件中。此外，SiC材料的硬度与金刚石的硬度相当，这使得相对于Si， SiC衬底的切割和抛光速度慢且成本高。

制造SiC器件的外延层是在1500-1650°C的水平或行星反应器中通过化学气相沉积（CVD）生长的。压力通常在30至90托的范围内，生长速率可以高达46毫米/小时。外延生长是在4度偏角的衬底上进行的，以保持衬底的多型稳定性。外延的目标是限制从衬底到外延的“性能降级”缺陷传播，并确保从衬底传播的任何“性能降级”缺陷作为良性缺陷传播到外延层。由于SiC晶片中的缺陷限制了大面积器件的产量，并且许多器件在模块中并联以增加电流输出，因此非常需要紧密的外延掺杂和厚度均匀性，特别是当晶片尺寸增加时。图1显示了84.3%总产量晶片的JFET夹断电压图（取决于掺杂的参数）。筛选参数范围显示在顶部表格中。夹断电压屏蔽范围显示在下表中。

图1：JFET夹断电压晶片图。“牛眼”结构（不同颜色的同心圆形区域）与这种“老一代”3英寸4H-SiC晶片外延中测得的径向掺杂变化密切相关。筛选参数范围显示在表格中。

“失效”JFET显示为灰色，主要位于晶圆边缘。84.3%的产率包括位于晶片边缘的器件的贡献。大的均匀分布的白色正方形包含实验装置和表征结构。每个颜色编码的晶片区域对应于夹断电压在右下表所示范围内的JFET。“牛眼”结构（不同颜色的同心圆形区域）与这种“老一代”3英寸4H-SiC晶片外延中测得的径向掺杂变化密切相关。径向掺杂变化导致“外部”器件超出规格并降低产量。

总的来说，SiC晶片的制造比硅的制造更复杂、更慢。其结果是更昂贵的晶片，并最终导致更高的器件成本。当今SiC行业垂直集成的一个关键部分是确保内部衬底和外延晶片的能力，以消除购买利润率。目前，大多数SiC器件的生产都是在150毫米的晶圆上进行的。200mm SiC晶片于2015年进行了展示，在它们成为产品之前，需要七年左右的时间。对于200mm的晶片与150mm的晶片而言，缺陷密度和每cm2的材料成本相同或更低是非常希望的。此外，晶片平面度在200mm晶片中不应该更差。由于制造厂/晶片厂的成本很高，并且假设有200mm的设备，处理晶片的成本与晶片的尺寸无关。因此，在相同的处理成本下，处理200mm晶片将产生比150mm晶片多1.8倍的器件。当然，200毫米的晶圆将比150毫米的晶圆更贵，这需要考虑到整体成本计算中。许多硅晶圆厂/晶片厂也开始加工SiC晶圆，鉴于有过多的200毫米硅晶圆厂和晶片厂使用完全折旧的设备，当200毫米晶圆上市时，许多大型200毫米硅片公司正在观望进入SiC生产。这些公司已经建立了200毫米的硅片生产，不想重新调整以目前商业上可买到的150毫米SiC晶片尺寸制造。因此，当200mm晶片可用时，许多200mm晶圆厂/晶片厂将开始生产SiC器件。为了说明转向更大晶圆尺寸的经济效益，让我们假设每平方厘米150毫米和200毫米晶圆的起始材料成本相等。进一步假设一个完全加工的150mm SiC晶片的成本为1500美元，其中60%来自起始晶片材料（40%的制造成本），则粗略计算得出200mm器件成本可降低17%。在相同的制造成本情况下，现在50%的总成本代表起始晶片材料，允许在切换到200mm晶片时降低22%的器件成本。这些计算不包括在200毫米大容量晶圆厂/晶片厂进行精简大规模生产所带来的额外加工成本降低。

SiC器件制造

对于大规模的SiC商业化，需要高产量的制造工艺。硅片技术的许多成熟工艺已经成功地转移到SiC。然而，SiC材料特性需要优化特定工艺，包括晶片减薄、蚀刻、加热注入和退火以及低电阻率欧姆接触形成。SiC对化学溶剂是惰性的，并且只有干法蚀刻是可行的。此外，SiC的硬度导致光致抗蚀剂选择性低，并且SiC光刻图形化和蚀刻需要通常由金属或电介质组成的“硬”掩模。0.7µm深的SiC台面，使用“硅”反应离子蚀刻（RIE）工具和Cr/Al掩模开槽，如图2所示。Cr有助于金属层粘附到下面的SiC表面。RIE是基于氟的，用于更高的掩模/SiC选择性。RIE设置被优化以消除微掩模并实现垂直蚀刻侧壁轮廓的形成。

图2：使用Cr/Al掩模进行反应离子蚀刻0.7µm深的垂直SiC台面。Cr有助于金属层粘附到下面的SiC表面。RIE是基于氟的。

由于SiC的高熔点和SiC内掺杂剂的低扩散常数，常规的热扩散在掺杂SiC中是不现实的。加热离子注入通常在1016-1020 cm-3的掺杂密度（较高的掺杂密度有助于欧姆接触的形成）下进行，室温注入可以在低注入剂量（~1015 cm-3）下很好地工作。

图3：存在碳保护帽层的“p+离子注入后”1650°C退火SiC晶片的扫描电子显微镜图像。获得了优异的表面形态和高的器件成品率。

氮/磷和铝分别是n型和p型SiC掺杂的优选杂质。在Al、P和N的退火之后，如从它们的低扩散常数预期的那样，保留了注入时的深度分布。扩散的缺乏使得容易形成浅结，而难以形成深结。离子注入后，进行1600-1800°C退火以恢复晶格损伤和高掺杂剂电激活。覆盖SiC晶片的保护帽层保护其表面不因Si解吸和表面原子迁移而退化，图3所示。

SiC/金属势垒的高值导致整流金属接触，并且欧姆接触的形成需要金属沉积后退火。通常，50-100nm的Ni层被毯覆沉积并在晶片上图形化，用于在n型和p型掺杂区上同时形成欧姆接触，图4所示。根据制造工艺的具体情况，隔离具有电介质的栅极区域的源极可以促进在随后的高温处理中的高产量。

图4：SiC晶片表面上的图形化Ni层的扫描电子显微镜图像。电介质将金属化的p+注入的栅极区域（凹坑表面）与n掺杂的源极条纹隔离。

图5：图8的Ni图形化SiC晶片的扫描电子显微镜图像，950°C快速热退火事件后。在p栅极与n源极区域没有短路的情况下形成硅化镍。

Ni图形化晶片的高温退火产生用于低电阻率欧姆接触形成的Ni硅化物。使用标准硅制造设备在950°C下进行快速热退火（RTA），以产生没有金属串的硅化镍，图5所示。电介质将源极与栅极区域隔离，从而在高温硅化物工艺期间消除短路。

与硅晶片不同，碳化硅晶片是透明的。这使得使用“硅”设备进行CDSEM和计量测量变得复杂，因为焦平面是通过使用光学显微镜来确定的。SiC特定波长计量/检查工具现在可从多个供应商处获得。另一个问题是，与硅晶片相比，SiC晶片相对缺乏平坦性，这会使光刻复杂化。此外，高温SiC处理会进一步降低晶片的平整度，有时会导致晶片无法使用。这对于+3.3kV器件制造中使用的厚外延晶片来说尤其有问题。正在努力生产更平坦的起始SiC晶片，并最大限度地减少制造过程中的平坦度退化。最后，较差的SiC/SiO2界面质量降低了反转层的迁移率。因此，包括氮化物退火在内的钝化技术被用来改善SiC/SiO2界面质量，类似于硅的情况。

器件制造商已经为几个SiC加工步骤开发了IP，并在设计和加工方面展开了竞争。尽管SiC与CMOS不完全兼容，但SiC行业已经通过进行相对较小的财务投资来利用Si技术工艺和基础设施，以适应现有的晶圆厂。如今，SiC制造业已经成熟，其晶圆厂基础设施现在反映了Si的基础设施。集成SiC器件制造商与铸造厂和无晶圆厂公司共存，设计公司提供可用于加速进入市场的专有技术和知识产权，图6所示。与硅一起在批量制造厂中制造SiC器件已经成为一种利用“硅”制造规模经济的“成本降低”模式。通过重新利用旧的完全折旧的150毫米（以及不久的将来的200毫米）硅晶片厂，可以用相对较小的投资来制造SiC功率器件，以支持独特的SiC加工步骤。通过开发成熟的硅批量生产来最大限度地降低制造成本，假设晶圆厂的负载接近在同一生产线上运行的标准硅和SiC工艺的容量。此外，在体积晶圆厂中聚集对SiC衬底和外延层的需求有助于降低材料成本。在完全折旧的Si+SiC“容量负载”晶圆厂中降低制造成本，再加上降低材料成本，可以显著降低SiC器件的价格。这种方法为落后的硅铸造厂提供了一个新的机会，这些铸造厂没有跟上过去二十年沟道长度的减少，可以继续制造传统的硅零件，同时增加需要相对适度的0.3微米设计规则的SiC制造。

图6：美国SiC晶圆厂基础设施反映了Si的基础设施。它由集成器件制造商、晶片厂、无晶圆公司和设计公司组成。

缺陷、可靠性和鲁棒性

现代SiC晶片中的大多数“杀手级”缺陷实际上已经被消除。基底平面位错（BPD）是降低器件性能的主要剩余缺陷。BPD可以从晶片衬底传播通过制造器件的外延层的厚度。在高温离子注入制造过程中也可以产生BPD。在商业晶片中，超过95%的衬底BPD在通过CVD偏轴生长的外延层中以相对“良性”的贯穿刃型位错的形式传播。

当双极电流流过SiC器件时，漂移层中BPD处的电子-空穴对复合提供了激活位错滑移的能量，位错滑移会导致层错和退化。为了研究BPD对离子注入SiC晶体管电特性的影响，在固定栅极-漏极DC 100A/cm2的双极电流密度持续5小时下对17个具有100μm漂移外延层（额定10kV）的JFET施加应力。

图7：代表性的100µm漂移层SiC JFET正向栅极-漏极电压是固定dc 100-a/cm2栅极-漏极区双极应力的时间函数。顺应性设置为VGD=15 V。插图中显示了偏置JFET，其栅极-漏极二极管的双极电流产生蓝色/紫色电致发光。

代表性曲线如图7所示。在100A/cm2时，栅极-漏极p-n结导通，如JFET边缘的蓝色/紫色电致发光发射所证明的（图7的插图），双极电流流动。在受力的17个JFET中，有6个没有表现出正向栅极-漏极电压退化。这证实了通过优化的工艺流程和注入配方，在制造过程中不会产生BPD。九个JFET表现出中等电压退化，两个表现出严重的电压退化。如图8所示，存在BPD的双极电流导致正向栅极-漏极p-n结和导通状态传导退化。有趣的是，晶体管BPD相关的电退化可以通过在350°C下退火完全逆转，而未退化的特性仍然不受这种退火的影响。

图8：BPD相关的JFET导通状态传导退化和通过退火的完全恢复。黑色方块、红色三角形和空心圆分别代表双极应力前、100-A/cm2双极应力5小时后和350°C退火后的导通状态传导特性。

阈值电压不稳定性是SiC MOSFET中剩余的主要可靠性问题，SiC MOSFET是基于SiC的电力电子应用中的主要晶体管。这主要是由于SiC/栅极氧化物界面处的氧化物陷阱。SiC晶体管阈值电压的正偏移会增加导通损耗，而负偏移是不可取的，因为它会自发地打开器件。多年的现场操作积累了宝贵的SiC可靠性数据，并正在推动器件优化。通过权衡设计，可以使SiC器件更加坚固。这与智能门驱动器相结合，可以提供足够的电路保护。

总结

SiC令人信服的效率和系统优势正在导致广泛采用，插入式电动汽车是实现制造规模经济和降低系统成本的批量应用。工业界正在消除大规模SiC商业化的最后障碍，这些障碍包括高于Si的器件成本、基面位错的存在以及可靠性和耐用性问题。与Si相比，该晶片在整个SiC器件成本中所占的比例过高，技术改进和向批量200mm晶片生产的过渡将有助于降低这些成本。SiC制造已经成熟，非CMOS兼容工艺已经充分发展，SiC晶圆厂的基础设施反映了Si的基础设施。基面位错是需要克服的主要剩余产量降低缺陷。栅极氧化物界面质量的改进将提高性能并缓解任何挥之不去的可靠性问题。